数字逻辑与计算机组成实验
主要是作为数字逻辑与计算机组成(DLCO)这门课的后续课程，在21级及以后作为专业选修课放在大三下的位置，20级需要跨专业选修。
课程主要分为两个部分，前半学期会通过几个简单的小实验熟悉Quartus+Cyclone V实验平台，后半学期则会利用FPGA开发板自底向上搭建出一个完整的RISC-V计算机系统。属于上完会比较有成就感的实验课。
前期折磨的点主要在于配环境，后期时间则大部分花费在硬件语言的编译和时序Debug上。硬件描述语言需要一些时间适应，如果对Verilog不太熟悉也可以自行在HDLBits这类网站上刷题练习，课程提供的头歌也是很不错的选择。
成绩构成包括
- 11次OJ
- 12次实验验收
- 其中实验12总分相当于两个普通实验，实验完成可选功能会有加分
每次实验会给1~2周的时间完成，最后的大实验可能需要提前ddl一个月开始着手，否则等到考试周再验收可能会来不及/打乱安排。
往届会出现大家都很卷，最后老师强行正态分布的操作。考虑到这门课后面会变成选修课，因此后续的给分可能会转好。
较难的实验主要如下：
- 实验7 键盘
- 实验9 硬件实现终端
- 实验12 综合大实验（可选功能中的流水线）
实际上最难的是实验9，因为前序实验都在为实验12做铺垫，而实验9则是完完全全独立的实验(对后续实验没有帮助)。
2020届有同学是按照7->8->10->11->12->9的顺序来做的，即利用最后的计算机系统来实现软件终端，这样同样也可以获得实验9的满分，相当于少做一个实验(但是对验收的节奏有所要求，需要提前做完12)，仅供参考。
由于这门课是完完全全按照实验验收来给分的，因此给分比较客观可控，预计正常完成全部实验的得分在90+，稍微提前验收几次&大实验完成若干可选功能可以得到更好的分数。实验报告可能会有隐性的长度要求，这个自己把握吧。